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数字电视解码器的典型性能特征
时间:2020-10-22 来源:优发登录 浏览量 56767 次
本文摘要:无论是使用DLP技术、基于DSP的数字媒体处理器、其他核心处理解决方案还是其他一些高性能仿真组件,都需要针对数字电视市场的缓慢演进,设计出一款具有高构建性、灵活性和便捷性的数字电视。数字电视解码器的典型性能特征还包括:实时、消隐、场、活动视频窗口、水平和水平实时、时钟、实时锁相(用于实时上行视频编码)、主CPU中断和可编程逻辑I/O信号。

格式

无论是受摩尔定律驱动还是受消费市场需求驱动,当今电视的必要性能水平可能有也可能没有。与标准清晰度电视格式(SDTV)相比,1080像素高清晰度(HD)格式的数字电视驱动的数据要多6倍,而且还要管理数字电视、IPTV、视频会议广播,还要处理杜比AC-3、MPEG等音频格式,这些都成为数字电视(DTV)不可或缺的功能。在音频、视频、输出信号格式的最低抑制方面,没有几个选项可以看:然后转、背投、DLP、LCD、等离子、CRT。无论是在映射到手表上的1英寸显示器上看电视,还是利用投影系统的显示屏在整面墙上看电视,对尺寸和性能的排斥完全是无止境的。

数字电视基础即使目前货架上的每一台电视在尺寸、外观、外形、以及销售人员给你的基本描述上可能都有很大的不同,但当你实地考察其内部时,电视的基本结构模块却非常相似。一般来说,数字电视可以分解为近10个主要模块:显示(和驱动)、核心媒体引擎、音频编解码和处理、视频编解码和处理、调谐器、模块和电源。每个模块的性能拒绝由您最喜欢的座椅的舒适体验性能水平来定义。

右图是典型的数字电视系统框图。图1:典型数字电视系统框图在图1中,我们得到了高清电视的基本框图,我们已经在功能框图级别考虑过了。

开发屏幕背后的电视系统必须使用很多工具,可以从各种企业获得。但在整合不同元器件供应商的解决方案的过程中,需要减缓设计周期,以延长上市时间,保证兼容性,所以这种排斥不会是问题。无论是使用DLP技术、基于DSP的数字媒体处理器、其他核心处理解决方案还是其他一些高性能仿真组件,都需要针对数字电视市场的缓慢演进,设计出一款具有高构建性、灵活性和便捷性的数字电视。

对于融合的应用来说,将高性能的音视频编解码(CODEC)、图形加速、通信和对抗功能设计到家庭娱乐体验系统中是非常重要的。视频设计消费者在看电视时往往对视频体验提出很低的拒绝。所以,正因为如此,分辨率、亮度、对比度、锐度对细节体验的意义才是最重要的。对于电视机来说,反对多种ATSCTDV格式、NTSC和PAL解码、填充、S-Video输出和二维滤波是非常重要的。

随着高清电视的发展,反对1080i分辨率全高清带3D滤波将成为标准。在接管如图1右图所示的视频信号链的过程中,最重要的是自由选择视频解码器、模数转换器(ADC)和能够混合各种性能的视频缓冲器,这样你就需要根据系统的成本目标来调整性能。图2:视频解码器的数据流路径图2是视频解码器的数据流路径,负责管理NTSC、PAL、SECAM、S-Video、SCART、YPbPr、RGB、480p等输出格式。在数字电视中,有必要反对这种级别的灵活性,几乎可以使模型在实际设置后以任何格式工作。

数字电视解码器的典型性能特征还包括:实时、消隐、场、活动视频窗口、水平和水平实时、时钟、实时锁相(用于实时上行视频编码)、主CPU中断和可编程逻辑I/O信号。这是作为高级设备使用的数字视频输入和水平消隐间隔(VBI)数据恢复的补充。

作为一个可选功能,一些视频解码器反对VBI数据处理器(VDP),以扩大数据碎片,分析和继续执行图文电视,传输字幕(CC)和其他VBI数据的错误检查。内置的先进先出存储多达11行图文电视数据,但必要的主模块实时和全屏图文电视恢复是当今系统中罕见的拒绝。然而,一些构造方案必须具有解码器,该解码器需要以两倍于采样完整亮度数据的速度获得输入格式化数据,用于基于主CPU的VBI处理。对于信号链中的ADC,个人电脑和高清视频输入拒绝其改进的抖动降低性能、视频系统中更高的图像质量,需要对抗不断增长的比特率市场需求。

在数字电视的建设方案中,8/10位三路ADC一般获得165Msps的比特率,从而获得非常丰富的视频性能,也是商用投影仪、电视、机顶盒的理想自由选择。最后,应给出视频信号链的输入分辨率、显示器的性能和输出信号的分辨率,以优化视频设计。在低分辨率的CRT电视时代,使用性能较低的前端可能还是无法接受的。

但是现在的高分辨率显示,模拟前端的任何噪声或者点信号都会清晰的显示在数字电视的屏幕上。


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